消费级处理器中的生产力王者 锐龙9 9950X/9900X处理器评测

回望2017年，AMD的CPU业务来到了关键节点，所有的希望都押注在了全新的Zen架构上。赌赢了，迎来了希望的曙光。赌输了，英特尔一家独大。幸好，一切都如AMD所预料的一般，全新的Zen架构锐龙处理器与当时的酷睿处理器站在了同一水平线上。

从第一代Zen架构问世，到如今的Zen5架构发布，AMD用了7年的时间。其中有大刀阔斧的CCD改良，也有细致入微的微架构优化，每一步都走的很稳也很谨慎。如果你细看Zen架构每一代的升级，就会发现Zen 2的IPC提升了15%、Zen 3提升了19%、Zen 4提升了13%、Zen 5提升了16%。每一代的IPC提升都是稳步增长，除了Zen3因为CCD的大改良，实现19%的IPC提升，其他几代都保持在15%上下。Zen5架构实现的16% IPC提升幅度，在历代IPC提升中也属佼佼者，充分体现了Zen 5架构的优秀。

Zen5架构概览

Zen 5架构的改良有几个要素构成，其中包括：1.全新的前端设计，更宽的执行窗口和重新设计的指令提取、译码、分发单元2.全新的前端设计让Zen5架构可以在每个时钟周期执行更多指令3.因为每个时钟周期可以执行更多指令，所以微操缓存和寄存器带宽也对应增大4.Zen 5架构有了完整的512-bit FPU执行模块，以提高运行AVX512/VNNI指令大语言模型的AI效率。

Zen 5架构的设计目标是奔着单线程和双线程性能优化而去的，我们将在Zen 5核心上看到显著的单核性能提高。除此以外，Zen 5核心整体的加大加宽思路还为以后的计算架构打下了基础，AVX 512的完整支持则是为了提高数据吞吐量以及AI性能。

前端部分，Zen 5架构主要优化了分支预测和预取单元，并将译码管道升级为两组4 inst/cycle并行操作，分发单元（Dispatch）和微操缓存（Op Cache）也对应升级为8-wide和6-wide x 2，主要是为了增加每个时钟周期，前端流水线可以同时处理的指令数。

Zen 5的流水线有一个很关键的数字是“8”，比如译码（Decode）和分发单元（Dispatch）都是8-wide/cycle，而现在Rename（重命名）和Retire（回退）寄存器同样也是8-wide/cycle，这保持了流水线增宽的统一效率。增宽的流水线让Zen5架构可以设计更多执行单元，Zen4时候是4个ALU和3个AGU，Zen5则增加至6个ALU和3个AGU，理论上能提高50%的运算吞吐量。

Zen5架构在浮点单元部分采用了完整的512-bit FPU以及与其位宽匹配的流水线管道，之前的Zen 4架构其实也支持AVX512指令集，但主要是通过2个256-bit FPU单元在两个时钟周期合并执行，算力和效率和完整的512-bit都要差不少。AMD在Zen 5上花费大量核心面积来提升AVX 512的性能，主要是AI大语言模型能够使用AVX512/VNNI指令，为AI路线强化产品竞争力。

存取单元应该算每代必增大的一环，Zen5从Zen4的8路32KB L1 D-Cache提高到12路48KB D-Cache，指令操作数也从每周期3 load/2 store提高到4 load/2 store，更大的存取队列和更大的D-TLB页目数一定程度上降低了缓存Miss的概率。

Zen 5架构的IPC性能相较Zen 4有了16%的平均增长，前端设计、执行单元和缓存结构组成了Zen 5架构IPC性能增长的主要部分。

锐龙9000处理器规格

锐龙9000系列处理器首发型号还是四款，分别是锐龙9 9950X、锐龙9 9900X、锐龙7 9700X、锐龙5 9600X，核心规格与上代基本相同，不同的地方我们都用黄字标了出来。

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